700.305 (13S) Chip Design 1
Überblick
- Lehrende/r
- LV-Titel englisch Chip Design 1
- LV-Art Vorlesung-Kurs (prüfungsimmanente LV )
- Semesterstunde/n 2.0
- ECTS-Anrechnungspunkte 4.0
- Anmeldungen 11 (25 max.)
- Organisationseinheit
- Unterrichtssprache Englisch
- LV-Beginn 01.03.2013
Zeit und Ort
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LV-Beschreibung
Lehrmethodik inkl. Einsatz von eLearning-Tools
Vorlesung, Übungen mit CAD WerkzeugenInhalt/e
Themen
- Grundlagen des IC-Entwurfs, Eigenschaften digitaler Schaltungen
- pn-Übergänge (Dioden) und MOS Transistoren
- Spice Modelle und Masken-Design-Regeln
- Verdrahtung, Parameter und Modelle
- Inverter, Ratioed- und Komplementärlogik (CMOS), Schaltverzögerung
- Leistungsaufnahme von CMOS Schaltungen
- Statische kombinatorische Logik in CMOS
- Statische sequentielle Logik in CMOS
- Kategorien integrierter Schaltungen - "Full Custom", zellbasiert und arraybasiert (FPGA)
- Designhierarchien, VHDL und Logiksynthese
Lehrziel
Überblick zum Thema "Integrierten Schaltungen"Erwartete Vorkenntnisse
Elektronik Grundkenntnisse (Bauelemente, Schaltungsentwurf, Modellierung)Sonstige Studienbehelfe
Kopie der Vorlesungsfolien, ÜbungsunterlagenLiteratur
Jan Rabaey, Digital Integrated Circuits, A Design PerspectiveLehrmethodik inkl. Einsatz von eLearning-Tools
Lectures, labs using CAD toolsInhalt/e
Themen
- Basics in IC-Design, properties of digital circuits
- pn-junction (diode) and MOS transistors
- Spice models and mask design rules
- interconnect, parameters and models
- Inverter, ratioed and complementary logic (CMOS), propagation delay
- Power consumption
- Static combinatorial logic in CMOS
- Static sequential logic in CMOS
- Integrated Circuits by category, full custom, cell based and array based (FPGA)
- Design hierarchies, VHDL und logic synthesis
Lehrziel
Introduction to integrated circuitsErwartete Vorkenntnisse
Fundamentals in electronic engineering (components, circuit design and modelling)Sonstige Studienbehelfe
Copies of lectures slides, task descriptions for labsLiteratur
Jan Rabaey, Digital Integrated Circuits, A Design PerspectivePrüfungsinformationen
Im Fall von online durchgeführten Prüfungen sind die Standards zu beachten, die die technischen Geräte der Studierenden erfüllen müssen, um an diesen Prüfungen teilnehmen zu können.
Beurteilungskriterien/-maßstäbe
Schriftliche Prüfung
Beurteilungskriterien/-maßstäbe
Written examBeurteilungsschema
Note BenotungsschemaPosition im Curriculum
- Masterstudium Information Technology
(SKZ: 489, Version: 06W.3)
-
Fach: Technische Ergänzung II
(Pflichtfach)
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3.1-3.3 Vorlesung mit Kurs oder Vorlesung mit Seminar (
6.0h VK/VS / 12.0 ECTS)
- 700.305 Chip Design 1 (2.0h VK / 4.0 ECTS)
-
3.1-3.3 Vorlesung mit Kurs oder Vorlesung mit Seminar (
6.0h VK/VS / 12.0 ECTS)
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Fach: Technische Ergänzung II
(Pflichtfach)
Gleichwertige Lehrveranstaltungen im Sinne der Prüfungsantrittszählung
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Sommersemester 2024
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
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Sommersemester 2023
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
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Sommersemester 2022
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
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Sommersemester 2021
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
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Sommersemester 2020
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
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Wintersemester 2018/19
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
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Wintersemester 2016/17
- 700.305 VC Chip Design (2.0h / 4.0ECTS)
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Sommersemester 2015
- 700.305 VK Chip Design 1 (2.0h / 4.0ECTS)
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Sommersemester 2014
- 700.305 VK Chip Design 1 (2.0h / 4.0ECTS)