700.305 (21S) Chip Design 1
Überblick
Bedingt durch die COVID-19-Pandemie können kurzfristige Änderungen bei Lehrveranstaltungen und Prüfungen (z.B. Absage von Präsenz-Lehreveranstaltungen und Umstellung auf Online-Prüfungen) erforderlich sein.
Weitere Informationen zum Lehrbetrieb vor Ort finden Sie unter: https://www.aau.at/corona.
Weitere Informationen zum Lehrbetrieb vor Ort finden Sie unter: https://www.aau.at/corona.
- Lehrende/r
- LV-Titel englisch Chip Design 1
- LV-Art Vorlesung-Kurs (prüfungsimmanente LV )
- LV-Modell Onlinelehrveranstaltung
- Semesterstunde/n 2.0
- ECTS-Anrechnungspunkte 4.0
- Anmeldungen 8 (25 max.)
- Organisationseinheit
- Unterrichtssprache Englisch
- LV-Beginn 10.03.2021
- eLearning zum Moodle-Kurs
Zeit und Ort
Beachten Sie bitte, dass sich aufgrund von COVID-19-Maßnahmen die derzeit angezeigten Termine noch ändern können.
Liste der Termine wird geladen...
LV-Beschreibung
Intendierte Lernergebnisse
The course should provide an introduction to chip design including devices, modeling, design and simulation of integrated circuits
Lehrmethodik inkl. Einsatz von eLearning-Tools
Lectures and labs using CAD tools
Inhalt/e
- Basics in integrated circuits (chip) design
- Properties of digital and analog integrated circuits
- Basic solid-state physics and models of pn-junction diodes and MOS transistors
- Introduction to IC technology / process and mask layout
- Design and analysis of basic transistor circuits like switches, currentmirrors, amplifiers
- Static combinatorial and sequential logic in CMOS (optional)
- Labs and homework
Erwartete Vorkenntnisse
Fundamentals in electronic devices and circuits
Literatur
Lectures slides and lab descriptions will be provided during lecture.
Recommended literature for deeper studies:
- Behzad Razavi, Design of Analog CMOS Integrated Circuits, Mc Graw Hill, Inc. 2001.
- Jan Rabaey, Digital Integrated Circuits, A Design Perspective
Prüfungsinformationen
Im Fall von online durchgeführten Prüfungen sind die Standards zu beachten, die die technischen Geräte der Studierenden erfüllen müssen, um an diesen Prüfungen teilnehmen zu können.
Beurteilungsschema
Note BenotungsschemaPosition im Curriculum
- Masterstudium Information and Communications Engineering (ICE)
(SKZ: 488, Version: 15W.1)
-
Fach: Information and Communications Engineering: Supplements (NC, ASR)
(Wahlfach)
-
Wahl aus dem LV-Katalog (Anhang 4) (
0.0h VK, VO, KU / 14.0 ECTS)
- 700.305 Chip Design 1 (2.0h VC / 4.0 ECTS)
-
Wahl aus dem LV-Katalog (Anhang 4) (
0.0h VK, VO, KU / 14.0 ECTS)
-
Fach: Information and Communications Engineering: Supplements (NC, ASR)
(Wahlfach)
- Masterstudium Information and Communications Engineering (ICE)
(SKZ: 488, Version: 15W.1)
-
Fach: Information and Communications Engineering: Supplements (NC, ASR)
(Wahlfach)
-
Wahl aus dem LV-Katalog (Anhang 4) (
0.0h VK, VO, KU / 14.0 ECTS)
- 700.305 Chip Design 1 (2.0h VC / 4.0 ECTS)
-
Wahl aus dem LV-Katalog (Anhang 4) (
0.0h VK, VO, KU / 14.0 ECTS)
-
Fach: Information and Communications Engineering: Supplements (NC, ASR)
(Wahlfach)
Gleichwertige Lehrveranstaltungen im Sinne der Prüfungsantrittszählung
-
Sommersemester 2024
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
-
Sommersemester 2023
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
-
Sommersemester 2022
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
-
Sommersemester 2020
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
-
Wintersemester 2018/19
- 700.305 VC Chip Design 1 (2.0h / 4.0ECTS)
-
Wintersemester 2016/17
- 700.305 VC Chip Design (2.0h / 4.0ECTS)
-
Sommersemester 2015
- 700.305 VK Chip Design 1 (2.0h / 4.0ECTS)
-
Sommersemester 2014
- 700.305 VK Chip Design 1 (2.0h / 4.0ECTS)
-
Sommersemester 2013
- 700.305 VK Chip Design 1 (2.0h / 4.0ECTS)