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Titel: Characterization of On-Chip Interconnects: Case Study in 28 nm CMOS Technology
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Kurzfassung:

Performance of a high-speed network on a chip is mainly affected by the performance of the global on-chip interconnects. This paper investigates a point-to-point transmission line interconnect to address the performance limitations due to the scaling problems of on-chip global interconnects in new CMOS technologies. A brief explanation is given about the basic properties of the transmission lines that should be considered. Moreover, the design methodology is given for designing the on-chip interconnect and understanding its behavior. Based on the different transmission line geometry, 3D EM simulations are done and S-parameters are carried out to analyze the effects of the different metal layers, width of the signal line, and space to shield layers of the interconnect. This results in a systematic understanding of the design of the on-chip interconnect and its performance dependence on various parameters. Finally, a 5 mm length on-chip lossy transmission line with serpentine shape and shielding layers is implemented in 8-metal-layer 28 nm CMOS standard technology.

Schlagworte: CMOS, Interconnect, On-chip, Serpentine shape, Shielding, Transmission line
Publikationstyp: Beitrag in Proceedings (Autorenschaft)
Art der Veröffentlichung Online Publikation
Erschienen in: 2019 Austrochip Workshop on Microelectronics (Austrochip)
2019 Austrochip Workshop on Microelectronics (Austrochip)
zur Publikation
 ( IEEE; )
Erscheinungsdatum: 24.10.2019
Titel der Serie: -
Bandnummer: -
Erstveröffentlichung: Ja
Version: -
Seite: S. 93 - 99

Identifikatoren

ISBN:
  • 978-1-7281-1953-3
ISSN: -
DOI: http://dx.doi.org/10.1109/Austrochip.2019.00028
AC-Nummer: -
Homepage: https://ieeexplore.ieee.org/document/8904615/keywords#keywords
Open Access
  • Online verfügbar (nicht Open Access)

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Forschungscluster Kein Forschungscluster ausgewählt
Peer Reviewed
  • Ja
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  • Science to Science (Qualitätsindikator: II)
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